數字電路設計中部分常見問題簡介
來源： 作者： 時間：2012-08-23 瀏覽次數：
21世紀是信息化時代，信息化時代又被稱為數字時代，而其支撐基礎就是數字電路，因此當前數字電路已被廣泛應用于各個領域。數字電路是實現邏輯功能和進行各種數字運算的電路，數字電路設計主要包括：分析要求、確定方案、設計電路、組裝調試等步驟。在各個設計步驟中，必然會遇到各式各樣的問題，下面擬對數字電路設計的一些常見問題進行解析。
1 常見問題解析
文中借助學生設計的雙向(加減)計時器，如圖1所示，來探討電路設計中3個方面的常見問題。
圖1所示的電路可實現0～30 s雙向(即加減)計時，這是該電路的優點，因為目前常見的多為單向計時電路，圖2所示為其仿真波形。該電路包括秒脈沖發生器、計數器、譯碼顯示電路、各種控制電路等幾個部分組成。具體為：由一個工作于多諧振蕩模式的NE555產生1 Hz的時鐘CP，經過時鐘控制電路去激勵兩個異步時序的74LS192開始計數，計數輸出給兩個74LS48進行譯碼，最后由2個七段數碼管完成計時顯示，而控制部分主要包括：開關K1和RS鎖存器完成計時開始和暫停、聯動開關K2～K5和單穩態電路完成加減計數時鐘切換和相應初值設定、LED和限值反饋控制電路完成告警、時鐘CP控制等。
1．1 控制方面
在設計中，先對電路性能指標要求進行分析，然后確立設計方案(或原理框圖)，一般在此基礎上選擇合適的功能器件是很容易搭建出各主要功能模塊的。但是，如何將各功能模塊間正確的“聯系”起來最終實現所有的電路功能，在實際設計中這往往是一個令人頭痛的問題，相信許多設計者對此都有同感。
這里將此部分稱為控制方面的設計問題，實質要求為：邏輯上需要用一些信號(稱為控制信號)去決定某一個或一些信號(被控制信號)。對此的解決辦法是：把此部分看作一個簡單的邏輯電路(組合邏輯或時序邏輯)進行設計。因此，關鍵步驟是：選取合適的輸入控制信號和正確列出真值表(對組合邏輯電路而言)或狀態表(對時序邏輯電路而言)。
實際中，一般多屬于組合邏輯情況，即此時刻輸出狀態由此時刻輸入狀態決定，體現“即時”控制的內涵。文中就探討屬組合邏輯的控制，且以前述電路中的告警控制和時鐘控制為例。
1)告警控制
在圖1電路中當正向加計時到30 s或者反向減計時到00 s時要求實現LED告警功能。 首先，得選取合適的輸入控制信號，從反饋控制的角度一般選擇兩74LS192的計數輸出端(QDQCQBQA)。若對于單向計數告警控制來講，確實可以。但是對雙向計數來講，因為對應于加減計時的限值30 s和00 s，兩74LS192的計數輸出為“00000011”和“00000000”，可見兩種狀態下僅高位(十位)片74LS192的QBQA不同，仔細分析僅借助兩74LS192的輸出是不能實現告警控制的，需再尋找與這兩限值狀態有關的信號，不難發現兩74LS192的初值輸入端(D C B A)可為我們解決問題提供幫助。最終，選出高位(十位)片74LS192的計數輸出端QBQA和初值輸入端A作為輸入控制信號。
其次，正確列出真值表，如表1所示。由于LED為共陰極接法，故告警控制輸出為低有效，用表示。
最后，根據表1可得到邏輯表達式為
由(1)式設計的告警控制電路如圖1中虛框部分所示。
2)時鐘控制
對時序邏輯電路設計而言時鐘控制一般都會涉及的。圖1所示電路中的計時開始／暫停／結束等功能就是通過控制時鐘CP的開啟與關閉來實現的。圖中由基本RS鎖存器的輸出LRS鎖存器實現計時開始／暫停前述的告警控制的輸出實現計時結束，故選取LRS鎖存器、、時鐘CP為輸入控制信號，列出真值表如表2所示，其中輸出用L時鐘控制表示。在列真值表時如何處理像時鐘CP這樣高低電平都有的輸入信號可能會是個難題，方法就是高低情況都列出。
由表2可得邏輯表達式：
L時鐘控制=IRS鎖存器·I告警控制·CP (2)
根據(2)式設計的時鐘控制電路如圖1中虛框部分所示。
最后，再對前述兩例作個強調：舉告警控制例子旨在介紹輸入控制信號可選取(來自)任何有幫助的信號，而舉時鐘控制例子旨在介紹列真值表時對類似CP信號的處理。
1．2 時序方面
數字電路設計中往往需要對時序作個抉擇：是同步還是異步?比較二者，異步的電路結構較同步簡單，但同步的時延較異步小、速度快、便于控制。在電路設計中到底采用何種時序可綜合權衡考慮，當然從便于控制角度，一般多采用同步。
圖1所示電路采用了異步時序，兩片74LS192間連接比較簡單，采用類似“級聯”的方法，即直接將低位(個位)片的進位和借位輸出作為高位(十位)片的時鐘輸入即可。如對異步電路進行軟件仿真時常會觀察到毛刺現象，就是由于其時延較大的原因，這在圖2所示的仿真波形中即可觀察到。為減少時延，也可把該電路改為同步時序，可采用“分頻”的方法實現，即NE555產生1 Hz的時鐘信號送低位(個位)片，同時對NE555產生1 Hz的時鐘信號作十分頻送高位(十位)片即可，當然其它相關的控制電路也需作相應的修改。
無論是異步的“級聯”還是同步的“分頻”，仔細分析兩者都在做共同的“工作”：即都在處理類似“進制”的問題，如圖1所示電路中低位片與高位片間為逢十進一的“進制”。
1．3 引腳方面
只有對IC的引腳嘲作正確的認識，才能很好地使用IC完成電路的設計，下面對一些特殊引腳作些解析。
1)“高／低有效”引腳
“高／低有效”是指當該引腳為高／低電平時執行某個規定動作或功能。如74LS192的第14引腳(CLR)為“高有效”，即當該引腳為高電平時執行清零動作(功能)；而第11引腳則為“低有效”，即當該引腳為低電平時執行預置數動作或功能。
2)“同步”引腳
“同步”是指當該引腳處于有效電平時還不能即刻執行規定動作或功能，而必須等到時鐘的有效沿到來時才可執行，即要與時鐘的有效沿同步。
如另一種常用的計數器74LS161的第9引腳即為“同步”引腳，當它處于低有效電平時，還要等到時鐘的有效上升沿后才能執行預置數動作或功能。
3)“異步”引腳
“異步”是指該引腳一旦處于有效電平則不必等到時鐘CP的有效沿到來就即刻執行規定動作或功能，即可不與時鐘CP的有效沿同步而為異步。
如74LS192的第14引腳(CLR)和第11引腳皆為“異步”引腳，一旦處于其有效電平時將即刻執行清零和預置數動作或功能。
2 結束語
數字電路設計中常會遇到諸多問題，文中借助一個0～30 s雙向(加減)計時器電路，采用例解形式對控制、時序、引腳等幾個方面的常見問題進行了解析。
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